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        面向路由匹配的高能效存內處理SRAM設計
         
             論文目錄
         
        摘要第5-6頁
        Abstract第6頁
        第一章 緒論第9-15頁
            1.1 研究背景及意義第9-10頁
            1.2 路由匹配及其研究現狀第10-11頁
            1.3 存內處理及其設計挑戰第11-12頁
                1.3.1 存內處理技術第11-12頁
                1.3.2 存內處理的設計挑戰第12頁
            1.4 論文的主要工作及組織結構第12-14頁
            1.5 本章小結第14-15頁
        第二章 路由匹配算法及存內處理綜述第15-29頁
            2.1 典型的路由匹配算法第15-19頁
                2.1.1 基于前綴樹的路由匹配第15-16頁
                2.1.2 基于哈希的路由匹配第16-17頁
                2.1.3 基于CAM的路由匹配第17-18頁
                2.1.4 存內處理可能性分析第18-19頁
            2.2 SRAM簡介第19-21頁
                2.2.1 SRAM存儲單元工作原理第19-20頁
                2.2.2 SRAM整體結構第20-21頁
            2.3 存內處理設計綜述第21-27頁
                2.3.1 存內處理實現方式第22-23頁
                2.3.2 數據穩定性第23-26頁
                2.3.3 位線信號檢測第26-27頁
                2.3.4 基于超CMOS技術的存內處理第27頁
            2.4 本章小結第27-29頁
        第三章 面向哈希匹配的存內處理SRAM設計第29-51頁
            3.1 存內匹配方案的原理設計第29-38頁
                3.1.1 存內并行匹配工作流程第29-30頁
                3.1.2 存內并行匹配原理第30-31頁
                3.1.3 位線電壓檢測原理第31-36頁
                3.1.4 容錯設計原理第36-38頁
            3.2 存內匹配方案的電路設計第38-46頁
                3.2.1 整體結構第38-39頁
                3.2.2 輸入鎖存與輸入輸出驅動電路第39-40頁
                3.2.3 字線驅動與字線電壓調節電路第40-41頁
                3.2.4 檢測電路第41-45頁
                3.2.5 時序設計第45-46頁
            3.3 噪聲分析第46-49頁
                3.3.1 泄漏電流的影響第46-47頁
                3.3.2 串擾的影響第47-48頁
                3.3.3 電荷共享的影響第48-49頁
            3.4 本章小結第49-51頁
        第四章 版圖實現與仿真第51-61頁
            4.1 版圖實現第51-52頁
            4.2 仿真結果第52-58頁
                4.2.1 存儲單元穩定性仿真第52-53頁
                4.2.2 檢測誤判率仿真第53-57頁
                4.2.3 延時與功耗仿真第57-58頁
            4.3 本章小結第58-61頁
        第五章 總結與展望第61-63頁
            5.1 總結第61頁
            5.2 展望第61-63頁
        致謝第63-65頁
        參考文獻第65-69頁
        作者簡介第69頁

         
         
        論文編號BS4726204,這篇論文共69
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